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            FPGA的物理不可克隆函数计算机关键技术研究

            来源: www.zsalud.com 作者:lgg 发布时间:2018-02-15 论文字数:38956字
            论文编号: sb2018012920332619567 论文语言:中文 论文类型:硕士毕业论文
            本文是计算机论文,本文从 FPGA PUF 的实现原理、主要特性和应用领域等方面入手,系统地分析和论述基于存储和基于时延两大类 FPGA PUF 的模型和相应的电路结构,指出现有 FPGA PUF 设计存在片面
            1 引言
             
            1.1 研究背景
            信息的存储和交互每时每刻都围绕在我们身边,伴随着数字集成电路的高速发展,多样化智能终端和交互设备的大规模普及,使得整个信息系统更加智能和便捷,为我们的生活带来诸多便利。但伴随而来的信息安全问题却常常被忽视,智能硬件大规模普及与发展,其使用环境的多样性和复杂性导致整个信息系统的风险抵御能力变得更加脆弱。信息安全问题已经从传统的军事和政治领域逐步扩展到社会经济生活等诸多方面。目前主流硬件通常由集成电路组成,从企业生产加工与组装调试到最后用户购买与使用,各个环节都有可能受到监听、伪造和篡改等威胁。以典型的外包产品为例,构成一个完整的产品的不同部件会在多个国家生产、组装和测试,对生产过程中的每一个步骤都进行严格管控将变得非常困难,任何一个环节出现差错或者疏漏都可能产生知识产权泄露以及伪造的风险。同样在商用航空领域,2015 年中旬一架从丹佛飞往芝加哥的美国波音航空公司的航班被黑客控制,美国联邦调查局(FBI)调查时怀疑某乘客将笔记本电脑通过座椅接口连入机载娱乐系统,并顺利侵入包括向飞机引擎提供动力的飞机推力管理系统等重要安全控制系统当中[1]。一系列的案例让我们深切体会到威胁信息安全的手段无处不在,也意识到加快发展信息安全产业迫在眉睫。信息安全的防护通常可以从软件和硬件两方面入手,软件防护措施通常是针对已经发现的安全漏洞进行软件弥补,主要以添加补丁和更新版本的方法对出现的安全问题进行系统性防护[2]。硬件防护措施通常采用安全芯片加密等方式防御各类攻击,具有更高的安全级别。然而随着技术的发展,包括物理攻击、软件攻击、物理/软件联合攻击等多类型结合的攻击模式层出不穷,破坏性日益增强的攻击技术使得安全芯片受到严重的威胁,有效防护能力正逐步退化。传统加密方法由于计算量大需要耗费更多资源,因此轻量级加密与认证技术的探索对于无线传感器等资源受限物理设备具有重大意义。逻辑门电路是数字集成电路中的重要组成部分,受到集成电路制造工艺特性的影响,每一个逻辑门电路的阈值电压和氧化层厚度都不尽相同,相同条件下生产的芯片在物理构造之间具有不可避免的随机差异。虽然这些细微的随机差异对电路功能和性能不会造成影响,但可以作为芯片本身固有的特性加以区分与标识。
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            1.2 国内外研究现状
            自从 Pappu[12]等在 2002 年提出 PUF 概念以来,越来越多的学者参与到该领域进行研究[13-19]。作为数字电路 PUF 的重要组成部分,基于 FPGA 的 PUF 电路设计在近几年内已成为热点话题,多样化架构与实现方法层出不穷。如图 1.1 所示,FPGA PUF 电路结构根据其实现原理可分为基于存储和基于时延两大部分。基于存储的 FPGA PUF 电路包括 SRAM PUF 电路、触发器 PUF 电路和蝴蝶 PUF 电路;基于时延的 FPGAPUF 电路的典型代表有基于仲裁器 PUF 电路,环形振荡器(ringoscillator,RO)PUF 电路和毛刺 PUF 电路等。此外,还可以通过比较 FPGA PUF电路结构能够产生的激励响应对的个数为参考,分为强 PUF 与弱 PUF 两大类。强PUF 含有庞大的激励响应对,被广泛应用于通信验证协议开发等环节中,主要代表有基于仲裁器 PUF 电路。弱 PUF 受制于相对较少的激励响应对的原因,通常被用作标识设备的密钥等应用场景,SRAM PUF、蝴蝶 PUF 和 RO PUF 电路等都属于弱 PUF 范畴。本节从实现原理角度出发,在两类 FPGA PUF 电路设计中选择若干典型结构介绍该领域发展历程。典型的 SRAM 单元由六个 COMS 晶体管构成,四个晶体管 P1、P2、N1、N2构成交叉耦合反向器,剩余两个 T1和 T2用来控制读写操作。该交叉耦合存储单元具有双稳态特点[20](如图 1.2 所示),未上电时两端都为低状态(AB=00),当单元通电或复位信号到来之后,交叉耦合反向器由于制造工艺偏差并不完全匹配,不同的驱动能力导致输出状态由 00 转变为 10 或者 01,同样当 AB=11 时也处于不稳定状态,晶体管内部参数的差异以及周边环境噪声引起电压微小变化都会造成输出状态向 0 或 1 的稳定状态转化。
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            2 物理不可克隆函数
             
            在引言中的国内外研究现状一节简要介绍了部分典型的 FPGA PUF 电路结构设计。本章将从物理和数学双层角度入手,探究 PUF 的概念和相关性质,结合具体的 FPGA PUF 电路设计特点,在提高响应输出稳定性和硬件资源利用率等优化策略方面进行系统梳理,并对 PUF 技术在硬件安全领域中的应用与挑战进行具体分析。
             
            2.1 PUF 定义及特性
             
            2.1.1 PUF 定义
            目前为止还未有一个权威的定义解释物理不可克隆函数。从字面意义理解,应该具有函数性质,因此对于任意一个物理实体,随机输入一个激励都会产生一个唯一确定的响应。与此同时,作为任意一个物理实体对象,受到制造工艺局限性的影响,在加工生产过程中必然会产生一些随机差异,随机差异的不可控导致物理实力在结构和特性上都会有所区别,具有不可预测的特点。因此也可以理解为物理不可克隆的激励响应函数。稳定性是用来测试 PUF 结构在大量重复测试中在误差范围允许之内是否能够保持输出值不变。理想情况下在任意实验环境中无论重复多少次试验,相同激励信号对应输出的响应信息应保持完全一致。但现实环境中运行测试不可避免会受到温度、电压和设备老化等诸多因素影响,致使芯片中部分属性发生微小变化,最终导致输出响应的改变。
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            2.2 FPGA 性能优化
            在 FPGA 中利用多种电路结构设计我们可以得到硬件电路的输出比特响应,但这些比特数据是否满足 PUF 设计中特有的物理不可克隆性质,能否真正成为FPGA 电路的唯一性标识,还需要在电路稳定性,配置灵活性等多方面进行优化设计,以应对多种新兴攻击手段和威胁。如果设计的电路在输入与输出或者输出与输出之间存在某种关联或者变化趋势,攻击者可大量收集若干芯片电路的 CRPs进行建模仿真并对未来输入的激励信号进行响应预测,一旦预测准确度达到一定范围时,相应的 PUF 电路则会因失去唯一性而面临巨大的威胁。同样在自身稳定性方面,受到工作环境温度和芯片运行电压等因素影响,电路中信号传输时延会发生变化,如果电路结构设计不当时延差的波动容易被积累和放大,最终造成部分输出比特位的改变,导致信息不一致造成验证失败。此外 FPGA PUF 电路在硬件资源使用效率和在新工艺和架构中的兼容性,也是目前讨论的热点问题。本节将着重介绍 FPGAPUF 电路在性能优化方面的调整策略。仲裁器 PUF 电路设计对两条路径的对称性要求非常高,逻辑单元之间的连线长度和多路选择器内部时延应尽量保持相对一致。理论上延迟的大小只与激励信号选择的信号传输路径有关,但具体到 FPGA 硬件实现时却遇到很大问题。采用 D触发器作为仲裁器的方法,两路信号在仲裁器中的延迟差是信号在激励选择的路径差的 25.6 倍,直接采用 FPGA 实现该架构其唯一性只有 1.05%[28],与理想条件下的 50%差距甚远。Majzoobi M 等在文献[29]中提出可编程时延线(programmabledelay line,PDL)的概念,利用 FPGA 中 LUT 时延可控特性,将数个 LUT 级联以控制时延。详细电路结构如图 2.1 所示,以前半部分是以多路选择器为主的路径选择模块,电路的后半部分加入了路径时延调整模块,调整输入信号dnT 与unT 采用成对配置的方式,共同控制上下两条链路信号的时延差,目的是为了抵消路径选择模块两路信号分别通过触发器中信号输入端 D 和时钟输入端 CLK 的时延差异,使得仲裁器输出响应比特完全由路径时延模块的工艺差异特性决定。Gassend 通过提出添加前馈仲裁机制[36],削弱激励信号与响应输出直接的关联性,使得建立关联模型更加困难。
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            3 基于 FPGA 的毛刺 PUF 电路设计研究 ..... 23 
            3.1 FPGA 毛刺 PUF 电路实现基本原理............ 23 
            3.1.1 FPGA 毛刺 PUF 电路架构分析......... 23 
            3.1.2 FPGA 毛刺 PUF 电路性能分析......... 26 
            3.2 高效能毛刺 PUF 电路设计...... 27 
            3.3 电路硬件实现 ....... 39 
            3.4 实验测试与对比分析 ..... 43
            3.5 本章小结 ..... 46 
            4 交叉可重构 RO PUF 电路设计 ......... 49 
            4.1 配置 RO PUF 技术 ......... 49 
            4.2 交叉可重构 RO PUF 电路 ....... 51
            4.3 实验分析 ..... 55 
            4.3.1 硬件资源使用效率 ........ 56
            4.3.2 唯一性 ........ 58 
            4.3.3 稳定性 ........ 59 
            4.4 本章小结 ..... 61 
            5 基于 FPGA PUF 的共享密钥认证加密技术 ........ 63 
            5.1 物联网区域节点认证 ..... 63 
            5.2 共享配对密钥生成 ......... 66 
            5.3 可靠性分析 ........... 68 
            5.4 验证与信息传递协议 ..... 69 
            5.5 仿真与测试 ........... 74
            5.6 本章小结 ..... 75 
             
            5 基于 FPGA PUF 的共享密钥认证加密技术
             
            目前物联网相关产业迅猛发展的同时,所面临的隐私与安全问题却日趋突出,信息彼此感知关联度有了较大提升,这对节点间信息共享的安全和隐私保护提出更高的要求,然而有限的硬件资源和存储能力导致现有的互联网安全技术手段难以很好解决。针对物联网中节点一对多认证的通信安全问题,本章提出了基于FPGA PUF 共享认证加密解决方案。就现有的物联网节点认证方案特点进行分析,以交叉可重构 RO PUF 电路为基础,详细介绍共享配对密钥的生成机制,配合相应的加密与验证流程,使得单一 FPGA PUF 电路在与多个节点认证时仅需修改部分配置即可实现密钥配对功能,安全性和灵活性都有大幅提升。
             
            5.1 物联网区域节点认证
            伴随物联网技术的不断进步,海量传感器和智能终端与互联网进行融合,实现物与物、物与人无缝连接,从而达到智能管理和控制的目标。作为物联网中的重要组成部分,传感器与主机以及传感器之间的通信隐私保护直接影响到整个物联网体系结构的安全。以无线传感网为基础的物联网节点认证领域,R. Watro 等[106]首次提出了基于低指数级 RSA 的 TinyPK 实体认证方案,但是一旦某个节点信息被捕获,任意第三方都能通过这个节点获得合法身份进入网络,Z. Benenson 等[107]采用密钥长度更短却具有同等安全强度的椭圆曲线加密算法(ECC)可以在一定程度上解决这个问题。然而对于便携式设备,RFID 等资源受限的设备来说,有限的存储空间和运算能力无法适用传统的认证加密算法。作为一种重要的硬件安全原语,物理不可克隆函数利用不可控的制造工艺差异生成具有唯一标识的签名数据,自身特有的轻量级和防篡改属性在物联网传感器资源和存储能力受限的条件下具有极大优势[108,109]。目前主要有基于 SRAM PUF、基于环形振荡器 PUF 和基于仲裁器 PUF 等等,灵活性方面 Lee 等[25]提出可重构PUF 的设计思路,通过动态调整延迟路径改变 PUF 输出响应信号,张等[77]设计的基于位置的可重构PUF和基于RO可重构PUF方案,用以提升硬件资源使用效率。使得基于 PUF 电路的应用更能满足实际需求。但这些 PUF 设计往往采用“激励响应”模式,激励信号与响应输出一一对应,无法直接应用到多点互联的传感器这种一对多的认证模式当中。
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            总结
             
            PUF 技术利用芯片自身固有特性进行认证识别,基于 PUF 思想的硬件电路设计架构和相关关键技术研究近年来已取得丰硕的成果,在防窜改和密钥存储等硬件安全领域具有广泛应用。本文针对基于 FPGA 的 PUF 电路实现关键技术进行了研究,主要研究成果包含以下内容
            (1) 高资源利用率毛刺 PUF 电路设计方法针对现有毛刺 PUF 电路设计中 Slice 利用率低和缺乏硬件兼容性的问题,提出一种高资源利用率毛刺 PUF 电路设计方法。从 FPGA 电路结构基本单元 CLB中的 Slice 入手,根据其功能性质设置对应的布局布线方案,一方面通过 CLB 内部和CLB间的可配置开关矩阵实现将SLICEM中的同步振荡信号与SLICEL共享的目标,另一方面将顶层与底层双路选择器之间的时延差转移至控制输入状态时延差中,减少了并入双路选择器的个数,并通过调整 Slice 间相对位置确保输出响应信号的分布主要由随机制造工艺决定。实验证明,采用 Xilinx 公司 Virtex-5 芯片实现 128 位比特输出,单位比特需要消耗的硬件资源减少了 50%,并可以实现芯片 Slice 资源 100%利用率的目标。
            (2) 交叉可重构 RO PUF 电路设计方法针对 RO PUF 电路设计在资源使用效率方面不高,灵活程度差的问题,提出一种交叉可重构 RO PUF 电路设计方法。在每一阶反相器之间并入级间交叉结构,打破原有单一链路设置,实现信号在阶内自由选择全部链路的目标,该结构利用FPGA Slice 结构中 LUT 资源物理位置固定的优势,采用基于 LUT 的级间交叉实现架构可以解决不同路径配置下多路选择器和可配置开关矩阵时延差异影响输出信号随机性的问题。从理论分析和实验结果表明,该电路结构在硬件资源使用效率、唯一性和稳定性方面较传统的邻域编码方法和配置 RO 等电路设计具有明显提升。
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            参考文献(略)

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